SK하이닉스, '차세대 D램 기술 로드맵' 발표…"기술적 한계 돌파"아시아경제 기사제공: 2025-06-10 09:19:08

SK하이닉스는 8~12일 일본 교토에서 열리는 'IEEE VLSI 심포지엄 2025'에서 앞으로 자사의 30년을 이끌 차세대 D램 기술 로드맵을 공식 발표했다고 10일 밝혔다.
향후 자사의 D램 기술을 고도화하기 위한 청사진을 제시한 것이다.
이는 올해 1분기 D램 시장점유율에서 처음으로 정상에 오른 파죽지세를 이어가겠단 의지를 표방한 것으로 풀이된다.

로드맵은 이날 행사의 기조연설자로 무대에 오른 차선용 SK하이닉스 미래기술연구원장(최고기술책임자·CTO)이 제시했다.
주제는 '지속가능한 미래를 위한 D램 기술의 혁신 주도'였다.
차 원장은 "현재의 테크 플랫폼을 적용한 미세 공정은 점차 성능과 용량을 개선하기 어려운 국면에 접어들고 있다"고 지적하며 "이를 극복하기 위해 10나노미터(㎚·1㎚는 10억분의 1m)급 이하에서 구조와 소재, 구성 요소의 혁신을 바탕으로 '4F² VG 플랫폼'과 '3D D램' 기술을 준비해 기술적 한계를 돌파하겠다"고 말했다.

테크 플랫폼은 여러 세대에 걸쳐 적용할 수 있는 기술적인 틀을 뜻한다.
'4F² VG 플랫폼'은 D램의 셀 면적(Cell area)을 최소화하고 수직 문 구조를 통해 고집적, 고속, 저전력 D램 구현을 가능하게 하는 차세대 메모리 기술이다.
F²는 D램의 데이터를 저장하는 셀(Cell) 하나가 차지하는 면적을, F는 반도체의 최소 선폭을 뜻한다.
그래서 4F²는 한 개의 셀이 2F x 2F 면적을 차지한다는 의미로 한 칩 안에 더 많은 셀을 넣기 위한 고집적 기술이다.
VG(Vertical Gate)는 D램에서 트랜지스터의 스위치 역할을 하는 게이트(Gate)를 수직으로 세우고 그 주위를 채널이 감싸고 있는 구조다.
종래에는 게이트가 채널 위에 수평으로 눕혀져 있는 평면구조였다.
최근에는 6F² 셀이 일반적이지만, 4F² 셀과 함께 회로부를 셀 영역 아래로 배치하는 웨이퍼 본딩 기술을 적용하면 셀 효율은 물론 전기적 특성까지 개선되는 효과를 기대할 수 있다.

차 원장은 4F² VG와 함께 차세대 D램 기술의 핵심축으로 3D D램도 제시했다.
업계에선 이 기술의 제조 비용이 적층 수에 비례해 증가할 수 있다는 우려가 있지만, SK하이닉스는 기술 혁신을 통해 이를 극복하고 경쟁력을 확보하겠단 방침을 세웠다.
또한 핵심 소재와 D램 구성 요소 전반에 대한 기술 고도화를 추진해 새로운 성장 동력을 확보하고 이를 통해 향후 30년간 D램 기술 진화를 지속할 수 있는 기반을 구축하겠다는 계획도 밝혔다.

차 원장은 "2010년 전후만 하더라도 D램 기술은 20나노가 한계라는 전망이 많았으나 지속적인 기술 혁신을 통해 현재에 이르게 됐다"며 "앞으로 D램 기술 개발에 참여할 젊은 엔지니어들의 이정표가 될 중장기 기술 혁신 비전을 제시하고 업계와 함께 협력해 D램의 미래를 현실로 만들어 가겠다"고 밝혔다.

SK하이닉스가 앞으로 이 로드맵들을 그대로 실현, D램 1위 자리를 더욱 확고히 할 수 있을지 업계는 주목하고 있다.
시장조사업체 '트렌드포스'에 따르면, SK하이닉스는 올해 1분기 글로벌 D램 시장 점유율(매출 기준)에서 36.0%로 1위를 차지했다.
매출은 97억달러였다.

한편 SK하이닉스가 차세대 D램 기술을 발표하는 무대로 삼은 IEEE VLSI 심포지엄은 반도체 회로 및 공정 기술 분야에서 세계 최고 권위를 인정받는 학술대회다.
매년 미국과 일본에서 번갈아 개최되고 있다.
차세대 반도체, AI 칩, 메모리, 패키징 등 최첨단 연구 성과가 발표된다.
행사 마지막 날인 12일에는 박주동 SK하이닉스 부사장(차세대 D램 태스크포스 담당)이 VG와 웨이퍼 본딩 기술을 적용해 D램의 전기적 특성을 확인한 최신 연구 결과 등을 발표할 예정이다.